UCIe协议标准发布，处理器将摆脱单一制程限制

日前，全球三大芯片制造商英特尔、台积电、三星，封测龙头日月光，以及x86和Arm生态的顶尖芯片设计公司AMD、Arm、高通，谷歌云、微软、Meta等科技巨头强强联手，推出了一个全新的通用芯片互连标准——UCIe。意在打造一个开放的chiplet生态系统，提供跨芯片制造商、跨制程节点的芯片产品，让不同制造商的chiplet之间的互通混搭成为可能。

UCIe网站：https://www.uciexpress.org

chiplet并不是一个新鲜事物，已经有着较长的发展历史，它通过die-to-die互连技术，将多个满足特定功能的不同模块芯片，像搭乐高积木般进行组装，从而构成一个具备多种功能的异构芯片，有助于解决芯片制造成本、芯片设计整体可扩展性等诸多问题。UCIe是一个开放的芯片互连标准，目前UCIe 1.0规范现已发布。

借助chiplet技术，一个大型芯片不需要全部使用昂贵的7nm、5nm等先进制程，而是可以根据自身需求，混合搭配由多个芯片制造商、多个制程节点制造的芯片模块，将它们封装在一起。这样既有助于提高效率，又减少了经济负担。对性能与效率的追求，也驱使人们对chiplet产生持续的兴趣。PCIe按照芯片标准来看偏慢，延迟较高，且数据传输能耗偏高，因此芯片制造商希望将更多功能集成到芯片中来降低延迟和功耗。如果用chiplet实现，这或许能将性能提高20倍以上，或者将功耗降为原来的1/20。

然而chiplet之间缺乏标准化的连接，市面上有大量定制的专有互连，现代芯片很难实现与其他设计即插即用。此外，芯片设计和互连的标准化确认（validation）和验证（verification）长期欠缺，使得芯片生态系统无法实现。而UCIe联盟想要做的就是实现chiplet（如核心、内存和I/O）之间的标准化连接。

新UCIe互连的外观和操作类似于on-die连接，同时还支持与其他组件的off-die连接。这些设计甚至可以为机架规模的设计提供足够低的延迟和足够高的带宽。在协议层，芯片制造商有几种不同选择。UCIe的官方标准协议是成熟的PCIe和开放的CXL（Compute eXpress Link）。

PCIe协议可提供广泛的互操作性和灵活性，已经成为各种其他技术的支柱；CXL则可用于更高级的低延迟/高吞吐量连接，如内存（cxl.mem）、I/O（cxl.io）以及GPU和ASIC（cxl.cache）等加速器。客户和芯片制造商都可以利用他们在PCIe/CXL上的现有软件投资，进一步简化开发过程，并更快地推出符合UCIe标准的芯片。此外，联盟发起方已明确表示，UCIe不会局限于PCIe/CXL，其未来版本可能会添加其他协议。与其他连接标准（如USB、PCIe和NVMe）一样，UCIe标准希望实现无处不在和通用，同时为芯片连接提供卓越的功率和性能指标。

UCIe联盟设想了这种互连最终能实现芯片行业几十年来一直在努力构建的足够量的机架级分散系统。Die-to-Rack连接可以使用本地CXL进行PCIe通信（无需转换），可能最终提供此类设计所需的延迟和带宽，如有需要，还可使用其他类型的协议。在开放计算项目（Open Compute Project），BoW（Bunch of Wires）规范也可被视作UCIe的一个对手。

BoW规范同样旨在使芯片设计大众化，并拥有令人印象深刻的性能规格，但它没有那么灵活。例如，BoW提供的能效范围是0.7~0.5pJ/bit（每位Picojoules），而UCIe提供的支持0.5~0.25pJ/bit，这可能因使用的制程节点而异。BoW支持固定的16GT/s，而UCIe是可配置的，可扩展至32GT/s。UCIe在其他指标方面也领先，如Shoreline带宽密度（1280Gbps vs 3.8Tb/s），且仅限于MCP封装，而UCIe可以支持大多数2D和2.5D封装选项。

据悉，联盟成员将开始开发下一代UCIe技术，包括定义chiplet form factor、管理、增强安全性和其他基本协议。他们还在寻找更多的成员加入，以期加速改变行业交付新产品的方式。新标准不仅以开放的方式提供，而且其相关公司将在今年晚些时候成立一个正式的联盟集团来管理并进一步发展UCIe。